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新一代层叠封装(PoP)成长趋向
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文章来历:      宣布时候:2015年07月20日

    择要: 便携式挪动装备是现今半导体集成电路行业的首要成长能源。其对封装的挑衅,除电机能的进步外,还夸大了小型化和薄型化。层叠封装(PoP)新的趋向包含芯片尺寸增大、倒装手艺操纵、超薄化等,进一步增添了节制封装翘曲的难度。超薄封装的翘曲巨细及标的目的与芯片尺寸,基板和塑封层厚度,和资料特征紧密亲密相干。传统的通用封装计划已不再合用,须要按照芯片设想及操纵,对封装设想,资料等身分加以优化,能力知足翘曲节制请求。别的,基板变薄后,来自差别供给商的基板能够显现差别的封装翘曲反映,须要增强对基板设想公役及供给链的管控。

    关头词: 层叠封装;穿塑孔;裸芯片穿塑孔;翘曲;热收缩系数

    1 简介

    现今半导体集成电路的新增添点,已从传统的计较机及通信财产转向便携式挪动装备如智妙手机,平板电脑及新一代可穿着装备。集成电路封装手艺也随之显现了新的趋向,以应答挪动装备产物的特别请求,如增添功效矫捷性,进步电机能,薄化体积,下降本钱和疾速面世等。
    层叠封装(PoP,Package-on-Package,见图1)便是针对挪动装备的IC封装而成长起来的可用于体系集成的很是受接待的三维叠加手艺之一。PoP由高低两层封装叠加而成,底层封装与下层封装之间和底层封装与母板(Motherboard)之间经由进程焊球阵列完成互连。凡是,体系公司别离采办底层封装元件和下层封装元件,并在体系板组装进程中将它们焊接在一路。层叠封装的底层封装普通是基带元件,或操纵处置器等,而下层封装能够是存储器等。
同传统的三维芯片叠加手艺比拟,PoP布局尺寸虽稍大,但体系公司能够具备更多元件供给商,并且因为PoP底层和下层的元件都已过封装测试,良率有保证,是以PoP的体系集成既有供给链上的矫捷性,也有本钱节制的上风。现实证实,PoP为体系集成供给了低本钱的处置计划。
    为了进一步操纵PoP手艺的上风,体系公司能够同芯片供给商与封装公司协作,对PoP底层或下层元件进一步集成,以知足其产物须要。如基带芯片和操纵处置器芯片能够集成在PoP的底层封装里等。
跟着集成度及电机能请求的进一步进步,和超薄化的须要,PoP封装手艺也不时成长立异,起头进入新的一代。本文将先容阐发这一范畴的最新成长趋向。
    封装手艺的进一步超薄化使得封装翘曲成为一大题目。封装中利用了各类差别的资料,如芯片,基板,塑封等,这些资料具备差别的热收缩系数(CTE,Coefficient of Thermal Expansion)。当全部封装履历温度变更时,比方从封装进程时的低温降到室温,因为各类资料的热收缩系数差别,伸缩不分歧,从而致使封装发生翘曲,图2 简略单纯地说了然这一道理。当封装变薄后,钢性较着下降,更轻易变形,使得翘曲较着加大。
    过大的翘曲会使得PoP封装在外表焊接(SMT)组装进程中,底层封装与母板之间,或底层和下层封装之间的焊锡球没法毗连,显现开路,见图3。翘曲已成为影响PoP组装良率的关头身分。超薄化的趋向使得翘曲题目加倍凸起,成为一个障碍未来PoP薄化成长的瓶颈。是以,各类新的手艺和资料不时显现,用以下降封装的翘曲。在这篇文章中,咱们将先容翘曲节制方面的成长趋向。文章更进一步从一组超薄PoP尝试样品,和别的一些现实产物数据中,阐发切磋超薄后能够显现的翘曲巨细,和超薄封装所带来的响应的设想、资料、出产进程中能够显现的题目和挑衅。
    2 层叠封装(PoP)的成长趋向
    新一代层叠封装的成长趋向能够归纳综合为:
    (1)IC集成度进一步进步,芯片尺寸不时加大,芯片尺寸与封装尺寸比例不时进步,使得封装翘曲也随之增添。
    (2)对封装的电机能请求进一步进步,倒装芯片手艺(flip chip)操纵进步,已取代了传统的焊线(wire bond)手艺。更进步前辈的则接纳铜柱手艺(Copper Pillar),以进一步减少焊点间距。
    (3)统一芯片针对差别操纵及客户请求接纳差别封装尺寸。这使得封装资料也应随之而转变,优化。另外一方面,偶然客户为了进步IC制作良率和产出率,或操纵的矫捷性,会把一颗大集成度的体系芯片朋分成几颗小芯片,但依然请求封装在统一封装里。这些都使得封装难以接纳传统的统一的资料体系,而必须定制优化。
    (4)PoP底层和下层之间互连的间距(pitch)减少。传统PoP接纳0.5mm或以上间距,此刻多接纳0.4mm间距。不远的未来,0.3mm间距将显现。间距的减少使得高低层互连的焊锡高度发生题目。传统PoP接纳焊锡球作为高低层的互连,依托焊锡球在回流液态下自身的外表张力构成焊球高度。这一高度必须大于底层封装芯片和塑封厚度,不然就会显现焊球开路。在间距减少,焊球直径减小的环境下,这一高度请求难以到达,必须开辟新的手艺。
    (5)在超薄化趋向下,PoP封装的各层资料厚度请求愈来愈薄。图4显现了基板(substrate)和塑封(EMC)厚度的薄化趋向。基板厚度已从罕见的0.3mm薄化到0.2mm摆布,乃至0.13mm。而塑封厚度则从0.28mm降至0.2mm,0.15mm。至于芯片自身,厚度也已达0.1mm以下,0.05mm芯片也将显现。封装薄化带来的最大题目便是封装翘曲较着增添。很多新的PoP手艺的开辟及新资料的操纵也是针对下降封装翘曲。
    因应上述趋向,POP在封装手艺和资料利用上也显现新的成长。
    在封装手艺上,接踵显现了裸芯倒装的底层封装(PSfcCSP)和穿塑孔手艺(TMV, Through-Mold-Via),见图5。裸芯倒装的翘曲普通会较大。穿塑孔手艺填补了这一错误谬误。穿塑孔手艺是在传统的塑封根本上,在高低层封装互连焊接点处打孔穿透塑封,再经由进程焊锡球柱构成高低层毗连。穿塑孔手艺具备一些较着长处。起首,它能够经由进程塑封资料下降封装翘曲,能够利用更高的芯片/封装尺寸比,这就使得更大芯片的封装成为能够。其次,高低层封装互连的焊锡球因为有塑封的支持和距离能够利用更细的互连间距。
    为进一步薄化TMV塑封层,此刻又显现了裸芯的TMV(Exposed-die TMV) ,即把塑封层高度设想成与芯片平齐,使芯片顶部袒露。如许全部封装的高度能够进一步下降,但翘曲绝对也会增添一些。
    为下降封装翘曲,各类新的资料也不时显现,首要表此刻资料特征的改良上。图6显现了基板核(Core)和塑封(EMC)的热收缩系数(CTE)的成长趋向。在基板方面,热收缩系数低的基板核有益于下降大芯片封装翘曲,是以新的基板核资料的热收缩系数在不时下降。本来规范的基板核热收缩系数普通在15~17ppm摆布,而后显现了CTE在9~12ppm之间的低CTE基板核,此刻CTE在5~7ppm间的超低基板核也已相称进步,最新一代的已靠近2~4ppm。与此同时,塑封资料的CTE特征则不时下降,各类高CTE的塑封资料也层见叠出,常温下的CTE值已从原本的10ppm摆布升至20~30ppm之间。这些新资料的研发极大地赞助改良了因薄化而发生的翘曲题目。
   3 超薄穿塑孔TMV尝试样品
    为了摸索封装超薄化后能够显现的翘曲环境,和超薄所带来的响应的设想,资料,出产进程中能够显现的题目和挑衅,咱们设想并现实组装了一组超薄TMV尝试样品,见图7。
表1中所列为尝试设想参数。芯片厚度为60µm,响应的塑封层厚度接纳0.15mm厚。别离利用了两种基板设想:一种为4层板总计0.23mm厚,另外一种为2层板总计0.17mm厚。全部封装巨细尺寸为12mm。为了研讨差别芯片巨细尺寸对翘曲的影响,咱们利用了三种从小到大的芯片尺寸,别离为5mm,6.5mm,8.7mm。在资料利用上,接纳了一种超低CTE的基板和一种高CTE的塑封组合。
    4 差别芯片尺寸下的封装翘曲
   图8和图9别离显现了利用4层0.23mm基板和2层0.17mm基板封装差别尺寸芯片刻的翘曲数值。这些翘曲数值是经由进程莫尔条纹投影仪(shadow moiré) 丈量的均匀值。按照业界老例,正值翘曲表现翘曲为凸形,而负值翘曲表现翘曲为凹形,如图中所示。
    从图中数据咱们能够得出一些很首要的论断:
    (1)封装超薄化后,翘曲对芯片巨细很是敏感。差别尺寸的芯片封装后翘曲相差很是大,乃至翘曲的标的目的城市转变,比方图8中在回流温度260C时的翘曲,当芯片为5mm时翘曲标的目的是凸形正90µm(正值),而芯片为8.7mm时翘曲变成了凹形负100µm(负值)。
    (2)对大芯片(8.7mm),超薄化后的封装翘曲很是大,跨越了普通请求的翘曲水平(100µm以下)。以是,大芯片超薄封装的翘曲极具挑衅性。另外一方面,也不是说芯片越小翘曲就会越小,如设想或资料挑选搭配不妥,小芯片封装会比大芯片封装的翘曲更大。比方图 9 中所示,5mm芯片比6.5mm及8.7mm芯片的翘曲都大。缘由是差别巨细的芯片翘曲标的目的有能够差别。
    (3)凡是所说的接纳低CTE的基板和高CTE的塑封组合有益于下降翘曲,是针对封装大芯片刻当翘曲标的目的在室温下是凸形而低温下是凹形时才建立。而当利用小芯片刻,翘曲标的目的有能够反过去,此时上述概念将不再建立,而必须利用高CTE的基板配低CTE的塑封组合,能力下降翘曲。
    (4)图中数据显现,统一套资料组合及设想很难合用于各类差别巨细的芯片。
    (5)综上所述,新一代超薄封装将会使翘曲巨细和标的目的显现各类能够,并且相称敏感,难以只凭经历预估。以是,必须定制优化,并在设想时利用相干的计较机无限元翘曲模子摹拟仿真,以赞助预估最初封装的翘曲及改良的计划比方各层厚度和资料的挑选搭配。
    5 基板薄化对翘曲的影响
    在基板设想时,可挑选接纳差别的层数和厚度。除对基板电机能的斟酌以外,这些身分对封装的翘曲也有影响。图10显现了利用4层板和2层板的封装在翘曲上的差别。对大芯片封装而言,利用4层基板的封装翘曲比2层基板的会更大。这是因为4层基板含更多的金属层和绝缘层,这些资料具备相称高的CTE,从而使得4层基板的全部基板有用CTE值要比2层基板的大,翘曲也就响应增大。绝对而言,基板层数越多,或基板核越薄,基板核所起的感化就越小,翘曲就会加大。以此类推,接纳最新显现的无核基板(Coreless Substrate)的封装翘曲将会是更大的挑衅。
    基板变薄后带来的另外一个题目是基板设想公役的影响增大。传统基板利用很厚的核,核在全部基板的机器机能上起主导感化,以是设想公役的影响并不较着。但当基板变薄后,核的主导感化变弱,各层厚度的设想公役所带来的制品基板差别就不能再疏忽了。图11显现了一例基板设想时公役节制的影响。第一组数据接纳规范设想共差,成果封装的翘曲在回流低温时为96µm,跨越客户目标(90 µm)。第二组数据为改良版,对基板各层厚度的公役做了进一步节制,特别是金属层(旌旗灯号层)。成果这一组的翘曲获得改良,下降了12µm,到达了客户目标请求。这申明当基板变薄后必须增强对公役的节制,同时,当封装产物开辟已进入最初阶段,别的各类参数都已定型的环境下,也另有能够经由进程对基板各层的厚度公役停止优化节制,以进一步改良翘曲,到达客户目标。
    基于近似的缘由,咱们发明,基板变薄后,差别基板厂商出产流程节制差别所形成的制品基板差别也变得加倍较着,必须加以更严酷的节制。特别是在古代的贸易形式下,统一基板老是从几家差别供给商进货。图12显现了一例统一设想但来自差别供给商的基板对最初封装翘曲的影响。数据标明,利用三个供给商的基板停止封装的翘曲都差别,相差达20µm。此中供给商B和C的基板封装的翘曲最初都超标。而即便是统一供给商A,差别的出产流程节制也会形成翘曲差别。
为进一步研讨形成基板差别的本源,咱们也丈量了这些基板在封装之前裸基板每一个单位自身的翘曲。图13显现的是来自差别供给商的裸基板在封装之前其自身的翘曲比拟。能够看出,基板薄化后,不再像传统的厚基板那样平坦,裸基板自身就会发生很大的翘曲(可达100~200 µm),并且翘曲随差别的供给商,差别的出产流程节制而差别。另外一个发明是,裸基板自身的翘曲可随差别的基板核资料而显现完整差别的状况。
裸基板自身的翘曲除会影响最初封装的翘曲以外,还会影响封装进程的可制作性(manufacturability)。比方在芯片倒装进程中,若是裸基板的翘曲过大,会使芯片倒装没法实行。
封装薄化以后,基板对设想公役及供给商出产流程的差别都变得加倍敏感。是以,必须接纳更严酷的公役节制和供给链的节制,能力更好地节制最初封装的翘曲,
    6 超薄裸芯片的翘曲
    芯片自身也在不时薄化,从100µm降至80µm,60µm,乃至50µm以下,而芯片自身的翘曲题目也起头显现。图14显现的是一颗厚度为50µm,巨细为8mmx 8mm的裸芯片在差别温度下的翘曲。图中数据标明50 µm厚的芯片自身的翘曲能够由室温下的正50µm(凸形)变为低温260C下的负40µm(凹形),这类水平的翘曲仍是很较着的。须要申明的是,芯片自身的翘曲也会因差别的设想和制作进程而差别,不能一律而论。
超薄芯片自身的翘曲首要是因为硅晶和随后一层一层的低k电路(low k layer, BEOL)之间差别的热收缩系数引发的。当芯片厚时,因为硅晶的钢性很高,不易变形,但当芯片很薄时,钢性较着下降,翘曲也随之较着增大。
芯片自身的翘曲会增添组装进程中的坚苦,及芯片倒装进程的良率,也会对最初全部封装的翘曲发生影响。
    7 总结
    本文阐述了新一代叠层封装(PoP)的成长趋向。首要表此刻芯片/封装比增大,倒装芯片及铜柱手艺的操纵,高低封装层互连间距减少,和封装超薄化。为此新的PoP手艺比方穿塑孔TMV等因应而生,新一代超低CTE基板和超高CTE塑封资料等也开辟迅猛,以下降因超薄化引发的封装翘曲。文章进一步会商了封装翘曲这个已成为障碍新一代PoP成长的瓶颈题目和面对的挑衅。基于搜集的出产尝试数据,能够得出以下论断:
    (1)超薄化后的封装翘曲对芯片尺寸巨细相称敏感。
    (2)封装的各层厚度设想和封装资料的拔取必须按照差别操纵,差别芯片的巨细停止定制优化,接纳差别的组合能力节制好翘曲。很难再利用传统的统一资料设置装备摆设合用于差别产物设想的开辟形式。
    (3)超薄化后基板的设想公役和差别供给商的出产流程差别对封装翘曲的影响变得加倍较着,是以有须要采用更严酷的公役节制和供给链的节制。
    (4)芯片超薄化后也会使裸芯片自身显现较着的翘曲题目。

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